【本文由“小飞侠杜兰特”推荐，来自《“韬定律”不是华为的独角戏》评论区，标题为小编添加】

韬定律是不是就意味着我们就不需要光刻机了呢？

显然不是！

华为让我们不需要用EUV去极致的压缩2纳米以下的晶体管制造就可以获得同等效率的芯片，既然华为已经推出384款韬定律芯片并且已经量产六年，那么五年后的今天放言五年后达到1.4那么效率的芯片，我觉得“五年时间”都是保守的。

因此，我们还是需要光刻机的，但当我们也缩小晶体管体积时用什么光刻机，谁知道呢？

华为还有一句没有说但专业人士都应该明白的事情，那就是用于“晶圆设计”的EDA。

EDA就像一支画笔，笔尖越细，同一面积里画出的线条就越多。不同纳米芯片制程就需要不同精度的EDA，而EDA可是美国最早打压华为的工具。

但华为连EDA都突破了，至于现在突破到哪一阶段，谁知道呢？😂

需要声明的事，华为并没有否定摩尔定律，只是绕开了摩尔定律。

换道嘛，就是不跟你在“摩尔赛道”纠缠了，毕竟“摩尔定律”是在“单位面积”里1个晶体管能算1个数，为了提高计算效率它就要塞进更多的晶体管，我造出10个晶体管塞进去不就能算10个数了吗？（单位面积下的晶体管密度），这也就是为什么摩尔定律下，晶体管越造越小的原因。

但“摩尔定律”是存在物理天花板的，因为物理极限不需要我们去否认它，最终它也会终结的，因为晶体管一旦接近原子大小了，就会发生“隧穿效应”。

韬定律则是我既然没有EUV造不出更小纳米的晶体管，那我让一个晶体管在单位时间里计算10次（晶体管计算速度），效率是一样的，这也就是“时间换空间”的由来。

需要重点解释的是，韬定律并不是已有的chiplet和3dic！

韬定律依赖EDA从晶圆制程的前端架构与电路设计就开始了，并通过后端先进封装（如3D堆叠、混合键合）物理落地，因此横跨前端与后端，属于全栈设计范式，但本质属于前端设计驱动的系统级创新，和后端封装集成电路的chiplet和3dic完全是“貌似神离”……😅

chiplet与3dic都是已有的集成电路重新封装，chiplet是若干集成电路在平面集成，3dic是若干集成电路垂直集成。

Chiplet是在其后封装阶段时“拼多个平房成小区”（系统级集成），西方早就成立了Chiplet标准联盟，同时对中国进行封锁；

韬定律是在前端设计和电路架构时，在晶圆上的“一层平房里面修建纳米级的立体摩天大楼”（单芯片内部逻辑折叠），属于底层设计，这就是所谓的换道超车……😆

晶圆总是要封测和封装的，但韬定律是圆晶阶段从逻辑上就设计成折叠状态，在晶圆内进行3D封装，通体就一块集成电路（大致如此）。

当然，韬定律的意义和deepseek一样，并非中国ai不追求算力，而是不需要像open ai那样高成本才能达到目的，就像我们曾经说“你打你的原子弹，我甩我的手榴弹”，但不代表中国就不发展原子弹一样。

所以中国如果要是有EUV，那么韬定律下就是同等条件下，比如同为2纳米以下的晶体管下，韬定律的计算时间效率要远远大于现行摩尔晶体管密度制程下的效率。

西方芯片界对此表示需要继续观察，毕竟摩尔定律走了几十年是经过全世界验证过的，韬定律也需要“验证”这样一个过程……

但我相信华为既然可以放言五年后（2031年）芯片效率等同于1.4nm，那么我们现在的DUV能造出多少纳米的晶体管呢？

谁知道呢……

你只需要信中国，信华为就足够了！😁